2. Mainboards und Chipsätze

  2.1 Aufbau und Aufgaben eines Mainboards

  2.1.1 Layer / PCB

Bei erster Betrachtung könnte man meinen, ein Mainboard besteht aus einem Plastikbrett, vielen Chips und Sockeln darauf, die mit Leiterbahnen auf diesem Brett verdrahtet sind. So ganz falsch ist das sicherlich nicht, jedoch übersieht man leicht, dass die Mainboards (PCB = Printed Circuit Board) schichtenweise aufgebaut sind. Es befinden sich also nicht nur Leiterbahnen auf dem Board, sondern auch darin und darunter. Beim derzeitigen Stand der Technik werden Boards für Dual-CPU´s aus 6-8 lagigen PCB´s gebaut, bei den Single-CPU Boards geht der Trend vom 6- zum 4-Layer-PCB, denn weniger Lagen (Layer) bedeuten geringere Produktionskosten.

  2.1.2 Chipsatz

Die Funktionsweise des Chipsatzes ist ein äusserst komplexes Thema. Die heutigen Chipsätze sind richtige Funktionsmonster: Aufgaben, die früher von vielen einzelnen Chips (z.B. Tastaturcontroller, Uhrenbaustein, Programmable Interrupt Controller (PIC), etc.) erfüllt wurden, werden heute von wenigen, hochintegrierten Bausteinen übernommen, die den Namen "Chipsatz" gar nicht mehr verdienen. Die Bemühungen gehen soweit, dass man alle Funktionen in einen einzigen Chip integrieren möchte - nicht zuletzt natürlich um die Kosten zu senken.
Der erste Ansatz zur Integration der Einzelchips kam 1988 von "Chips and Technologies", einer mitlerweile von Intel aufgekauften Firma, mit dem NEAT-Chipsatz für den 80286.
Die Chipsatzintegration schritt immer weiter fort, bis "Chipzilla" Intel die Bridge-(Brücken-)Architektur erfand, um die es in 2.1.3 gehen soll. Hier besteht der Chipsatz hauptsächlich aus einer "Northbridge" und einer "Southbridge". Ein weiterer Ansatz zur Integration bis auf zwei Hauptchips kam ebenfalls von Intel, als die Hub-Architektur eingeführt wurde, die in Kapitel 2.1.4 besprochen wird. Neue Wege hingegen geht AMD, die mit ihrem Chipsätzen für die Hammer-CPUs Funktionen der Northbridge in die CPU legen (2.1.5). "Weltmeister" der Integration ist jedoch die gegenüber Intel kleine Chipsatzschmiede von SiS, denen es mit den Chipsätzen 635 und 735 gelang, Northbridge und Southbridge in einem einzigen Chip zu vereinen. Mitlerweile geht man davon teilweise wieder ab, da man mit dem Bridge-System schneller neue Features integrieren kann.

  2.1.3 Bridge-Architektur

Wie bereits erwähnt, wurde die Bridge-Architektur von Intel entwickelt, und wird mittlerweile von anderen Chipsatzherstellern wie VIA, SiS oder ALi mit mehr oder weniger großen Modifikationen adaptiert.
Ein Bridge-Chipsatz besteht hauptsächlich aus zwei Chips, der sog. Northbride und der Southbridge. Namensgebend für diese Chips sind zum einen ihre Lage im Schaltdiagramm (North = Norden, also oben; South = Süden, also unten), und zum anderen ihre Eigenschaft als Bindeglieder, was mit dem Wort Bridge (=Brücke, also ein Bindeglied) zum Ausdruck gebracht werden soll.
Hauptaufgabe der Northbridge ist die Anbindung der CPU an das System. Des weiteren sind auch AGP-Bus, RAM und der PCI-Arbiter (PCI-"Schiedsrichter"; kontrolliert die Zugriffe auf die PCI-Geräte) in der Northbridge integriert. Die Northbridge verhält sich demnach auch wie ein PCI-Gerät, und ist über den PCI-Bus an die Southbridge angeschlossen. Neuere Konzepte benutzen nicht mehr den PCI-Bus als Verbindung von North- und Southbridge, da er mit 133MB/s zu langsam scheint. Statt dessen werden andere Bus-Systeme integriert, damit die Daten schneller zwischen den Bridges ausgetauscht werden können. Dazu gehört VIA´s "V-Link" mit bis zu 533MB/s und "HDIT" (High Bandwidth Differential Interconnect Technology) mit 3.2GB/s, Intel´s "Hub-Link" mit 266MB/s und "Infiniband" mit 500MB/s pro Kanal, AMD´s "HyperTransport" (ehemals LDT, Lightning Data Transport) mit 6.4GB/s, und weitere.
Da in der Northbridge offensichtlich kaum Schnittstellen integriert sind, muss die Southbridge für diese Aufgabe herhalten, weshalb moderne Southbridges ob ihrer Funktionsvielfalt oft den Beinamen "Super Input/Output Controller" erhalten. Dieser Begriff stammt jedoch aus früheren Zeiten, als es einen Chip gab, der für Floppy, IDE, Serielle-, Parallele-, Infrarot- und BIOS-Schnittstellen zuständig war. Dieser "Super I/O" ist mitlerweile in die Southbridge integriert. Diese beinhaltet zusätzlich zu den Funktionen des "Super I/O" noch den SMB (System Management Bus), RTC (Real Time Clock), CMOS (nichtflüchtiger BIOS-Bestandteil), PIC, APM (Advanced Power Management) und ACPI (Advanced Configuration And Power Management Interface), PCI-to-ISA Bridge und Hardwaremonitoring.

Neuere Chipsätze, die immer noch nach dem Northbridge/Southbridge- Prinzip aufgebaut sind, binden die PCI-Geräte nur noch an die Southbridge an; die Northbridge wird über die sog. V-Link mit bis zu 533MB/s angebunden. Ein Beispiel dafür ist der VIA P4X266 für den Pentium 4:

                                 .-----------.
                                 | Pentium 4 |
                                 `-----------´
                             FSB   |      
                           100MHz  |3.2GB/s      
                            (QDR)  |     
      .-----------.  .---------------.   
      |   SDRAM   |  |               |  AGP-4X  
      | PC100/133 |--|   VP4X266     |----------- AGP
      | PC200/266 |  |  Northbridge  |            Slot
      `-----------´  |               |          
                     `---------------´    
                           |           Netzwerk Interface PHY
                           |                .--------.          10/100-
                    V-Link |            .---| VT6103 |--------- Ethernet
                   266MB/s |            |   `--------´
                           |         MII|
                     .-----------------------.
                     |                       | EIDE      
                     |                       |---------- IDE Geräte      
                     |                       | Kanäle    ATA/100     
                     |        VT8233         | 
            PCI 2.2  |      Southbridge      |------- PS/2-Maus 
      PCI -----------|                       |------- PS/2-Tastatur 
      Slots          |                       | 
                     |                       |
                     |                       |
                     |                       |         .-----------.
                     |                       |---------| Flash-ROM |  
                     |                       |         `-----------´
                     `-----------------------´                '
                       |    |           |                     '
                       |    |           | LPC                 '  
      6x USB 1.1 ------´    |           |---------------------------
                            |           |
    .-------------.  AC'97  |           |
    | AC97-CODEC  |---------´     .-----------.
    | ----------- |               |           |------- COM 1
    | MODEM-CODEC |               |  VT 1211  |------- COM 2 /IR
    `-------------´               |   LPC     |------- LPT 1
                                  | Super I/O |
                                  |           |------- Floppy
                                  `-----------´

(Quelle: http://www.viatech.com/jsp/en/products/apollo/P4X266.jsp)

  2.1.4 Hub-Architektur

Seit der Einführung der i8xx-Chipsätze vefolgt Intel nicht mehr die Bridge-Architektur, sondern versucht die Komponenten via sogenannter Hubs (=Radnaben) anzubinden. Eingeführt wurde diese Architektur mit dem i810 ("Whitney"). Im Gegensatz zum Bridge-System werden die Komponenten bei Hubs eher in einer Stern-Struktur angeordnet.
Die verschiedenen Hubs sind jetzt untereinander nicht mehr mit dem PCI-Bus, sondern über das "Hub-Link Interface" verbunden, welches, genau wie VIAs "V-Link", 266MB/s an Daten transportieren kann.

Die einzelnen Hub-Komponenten heissen jetzt MCH (Memory Controller Hub), ICH (Input Output Controller Hub) und FWH (Firmware Hub). Soll bei den Chipsätzen i820 und i840 auch SDRAM angesprochen werden, (die entprechenden MCH´s "verstehen" nur RDRAM; lediglich i810 und i815 können direkt PC100 oder PC133 SDRAM ansprechen), muss zusätzlich noch der MTH (Memory Translation Hub) herhalten. Dieser ist laut Intel aber sehr "rauschempfindlich" und brachte die Systeme mit i820 und MTH zum Absturz oder Reboot (die geplanten Systeme mit i840 und MTH kamen nie auf den Markt). Aufgrund dieses Bugs (näheres Siehe Kapitel 2.3.2 und http://www.intel.com/support/mth) wurde der Verkauf des MTH eingestellt und die betroffenen Produkte kostenlos umgetauscht. Zur Verdopplung der RAMBUS-Kanäle hingegen kann ein MRH (Memory Repeater Hub) zwischengeschaltet werden. Die SDRAM-Variante (MRH-S) hatte jedoch auch einen Bug (siehe Kap. 2.3.4).
Der MCH entspricht von den Aufgaben weitestgehend der ehemaligen Northbridge. Es gibt jedoch zwei wichtige Veränderungen: zum einen hat Intel den PCI-Arbiter in den ICH verbannt, weshalb der Datentranfer zwischen PCI-Karten und CPU oder zwischen AGP-Karte und Hauptspeicher nur noch über das Hub-Link-Interface läuft. Zum anderen hat Intel mit dem Whitney-Chipsatz eine weitere Integration vorangetrieben: im MCH des i810 befindet sich gleichzeitig der Grafikchip, weshalb Intel diesen speziellen Chip als GMCH (Graphics Memory Controller Hub) bezeichnet.
Der ICH entspricht weitestgehend der früheren Southbridge, ergänzt um den PCI-Arbiter. Da Intel die Legacy-Free-Kampagne vorantreibt, wird systematisch auf Legacy-Geräte verzichtet. Soll z.B. ein ISA-Bus angebunden werden, ist dafür eine extra PCI-to-ISA-Bridge zu verwenden; sie ist nicht mehr im ICH vorhanden.

Diagramm des Intel-Chipsatzes i840 ("Carmel") als Beispiel für eine typische Hub-Architektur:

                                 .---------.
                                 |   CPU   |
                                 `---------´
  max.6 33MHz-             FSB     |     
   PCI-Slots            100/133MHz |      
      |                            |     
      |                   .----------.   
      |   .-----.   Hub   |          |      Kanal A .---------------.
      `---|PCI64|---------|  i840MCH |--------------|  RAMBUS RAM   |
      .---| HUB | Interf. |  Memory  |              | PC600/700/800 |
      |   `-----´         |Controller|              `---------------´
      |                   |    Hub   |      Kanal B .---------------.
      |                   |          |--------------|  RAMBUS RAM   |
   oder:          AGP-4X  |          |              | PC600/700/800 |
  2 66MHz-    AGP --------|          |              `---------------´
  PCI-Slots   Slot        |          |                  |
                          `----------´                  |
                               |                        | SMB (I²C-Bus)
                  Hub-Interface|            .--------------------------
                     266MB/s   |            |                  |
                               |            |                  |
                     .------------------------.  AC97  .--------------.
                     |                        |--------|  AC97-CODEC  |
            PCI 2.2  |                        |        |  ----------- |
       PCI ----------|                        |        |  MODEM-CODEC | (Diese
      Slots    |     |         ICH2           |        |  ----------- | Komponenten
               |     |     I/O Controller     |        |  LAN         | können auch
               |     |         Hub            |        |  ----------- | auf einem
          .-------.  |                        |        |   2x USB1.1  | CNR sitzen)
  ISA-----|PCI-to |  |                        |        `--------------´
  Slots   | ISA   |  |                        |
          `-------´  |                        |------- USB 1.1
                     |                        |------- USB 1.1
             EIDE    |                        |
      IDE------------|                        |
    Geräte   Kanäle  |                        |
   ATA/100           `------------------------´
                        |         |
   .--------------.     |         | LPC  .--------------.
   |     FWH      |-----´         `------|              |------- COM 1
   | Firmware Hub |                      |  Super-I/O-  |------- COM 2
   |  (mit RNG)   |                      |   Baustein   |------- LPT 1
   `--------------´                      |              |------- MIDI / Game
                                         `--------------´
                                           |          |
                                  PS/2-----´          `------- Floppy
                             Tastatur/Maus

(Quelle: http://developer.intel.com/design/chipsets/840 und c't 06/2001 Seite 331)

  2.1.5 "Non-Unified Memory Architecture" (NUMA) der AMD Hammer-Familie

Die System-Architektur der Hammer-Familie unterscheidet sich von aktuellen x86-Systemen: Im Prozessor sitzt ein Crossbar, an den der Prozessor-Kern, das Speicher-Interface (nach der bisherigen Roadmap ein 2,7 GByte/s schnelles DDR-Interface für bis zu 8 PC2700-Module pro CPU) und drei HyperTransport-Links mit je 6,4 GByte/s Bandbreite angeschlossen sind. Per HyperTransport können zum einen bis zu acht Prozessoren ohne weitere Kommunikations-Chips direkt miteinander kommunizieren (NUMA-Architektur). Der bisherige Prozessor-Bus (FSB, Frontside-Bus) und die sonst übliche Northbridge entfällt.

Statt der Northbridge kommen andere Bausteine zum Einsatz. Im Workstationbereich (für den AMD Athlon Clawhammer, AMD Opteron, 1-2 CPUs) sind die CPUs per HyperTransport (wiederum mit 6.4GB/s) an einen "HyperTransport AGP 3.0 Tunnel" (AMD-8151) angeschlossen, der ein AGP 3.0 (AGP 8X) Interface bereitstellt. Im Serverbereich (für den AMD Opteron aka Sledgehammer, 2-8 CPUs) kommt hingegen der "HyperTransport PCI-X Tunnel" (AMD-8131) zum Einsatz. Dieser stellt 2 unabhängige PCI-X Bussysteme bereit, an denen jeweils entweder ein PCI-Gerät mit 133MHz/64Bit (1066MB/s) oder 3 PCI-Geräte mit jeweils 100MHz/64Bit (800MB/s) angeschlossen werden können (oder noch mehr PCI-Geräte mit 66MHz/64Bit, 533MB/s).

An den jeweiligen HyperTransport Tunnel wird dann wiederum per HyperTransport (allerdings mit "nur" 800MB/s) der Nachfolger der klassischen Southbridge angeschlossen: der sog. "HyperTransport I/O-Hub" (AMD-8111). Dieser bietet einen Legacy PCI-Bus (33MHz/32Bit, 133MB/s), ein ATA/133-Interface, USB 2.0, SMBus 2.0, 10/100MBit Ethernet, AC97, VGA sowie einen ACR-Port. Per LPC (Low Pin Count) kann ein Super-I/O Baustein und ein Flash-ROM angeschlossen werden.
(Quelle:
http://www.heise.de/newsticker/data/jow-21.02.02-000
http://www.anandtech.com/cpu/showdoc.html?i=1591
http://www.vanshardware.com/news/2002/04/020422_AMD_ Announces_Opteron/020422_Amd_Announces_Opteron.htm

  2.2 Eigenschaften der verschiedenen Chipsätze

  2.2.1 Chipsatz und maximaler Speicherausbau

Immer wieder wird die Frage gestellt, wieviel Speicher man denn maximal auf einem Mainboard installieren kann. Diese Eigenschaft hängt hauptsächlich vom Chipsatz, aber auch vom Boardhersteller, ab. Damit man in dem Chaos der verschiedenen Chipsätze und des darauf zu installierenden Hauptspeichers die Übersicht behält, gibt es an dieser Stelle eine Tabelle, die zeigt, wieviel Speicher und in welcher Organisation (MBit) auf den jeweiligen Chipsatz passt. Auf die verschiedenen RAM-Typen, die Organisation von Speicher etc. wird noch in Kapitel 8 eingegangen. Speziell die Kürzel der verwendbaren RAM-Arten findet man in Kapitel 8.4.10.

Acer Labs

Anmerkungen:
(5) bei Verwendung von EDO-RAM

Advanced Micro Devices (AMD)

Anmerkungen:
(3) bei Verwendung von Registered SDRAM bzw. Registered DDR-RAM

Intel

Anmerkungen:
(1) bei 133MHz Speichertakt (PC133/PC266)
(2) bei 100MHz Speichertakt (PC100/PC200)
(4) 64 Chips = 32 Chips pro RIMM-Channel
(5) bei Verwendung von EDO-RAM

Micron

Anmerkungen:
(3) bei Verwendung von Registered SDRAM bzw. Registered DDR-RAM

nVidia

Server Works

Silicon Integrated Systems Corporation (SiS)

Anmerkungen:
(6) bei Verwendung von DDR-SDRAM PC2700

VIA Technologies

Anmerkungen:
(1) bei 133MHz Speichertakt (PC133/PC266)
(2) bei 100MHz Speichertakt (PC100/PC200)
(3) bei Verwendung von Registered SDRAM bzw. Registered DDR-RAM
(4) 64 Chips = 32 Chips pro RIMM Channel
(5) bei Verwendung von EDO-RAM
(6) bei Verwendung von DDR-SDRAM PC2700
(7) bei bis zu 166MHz Speichertakt (SDRAM/DDR-RAM)

Quellen: Hersteller der Chipsätze (siehe Kap. 13.1) und http://users.erols.com/chare

  2.2.2 Chipsatz und unterstützter Prozessor / AGP-Modes / FSB

In diesem Abschnitt findet sich eine Tabelle, in der die prinzipielle Unterstützung der Prozessoren durch den Chipsatz dargestellt wird. Trotzdem kann es zu Unterschieden bei den entprechenden Boards kommen. Ein Beispiel hierfür ist das Abit KT7A, das mit dem Chipsatz KT133A den AMD Athlon XP prinzipiell unterstützt; jedoch gelingt dies bei dem angeführten Board erst ab der Revision 1.3. Ausserdem kann ein BIOS-Update zwingend erforderlich sein, um den neuesten Prozessor laufen zu lassen. Evtl. funktioniert ein bestimmter Prozessor auch erst ab einer bestimmten Boardrevision, da vorher z.B. die korrekte Stromversorgung nicht gewährleistet war.
Zusätzlich finden sich in der Tabelle angaben zum AGP-Modus, dem möglichen Frontside-Bus und dem daran anliegenden PCI-Teiler, damit ersichtlich ist, wie ggf. der PCI-Takt aussehen kann. Meist stellen die Boards den Teiler automatisch so ein, dass der PCI-Takt möglichst nah an den vorgesehenen 33MHz liegt. Die Boardhersteller können diese Taktgenerierung auch eigenhändig erweitern oder beschränken, so dass die Angabe nur als grober Anhaltspunkt dienen soll und kann.

Folgende Abkürzungen wurden für die CPUs verwendet:

AMD

• AthlClas - AMD Athlon Classic K7 und K75) im Slot A mit FSB 100MHz ("200MHz DDR")
• Athl-100 - Alle AMD Athlon im Sockel A mit FSB 100MHz ("200MHz DDR"); beinhaltet auch alle Duron's mit FSB100 (Spitfire, Morgan)
• AthlonXP - AMD Athlon XP mit Palomino Core und Thoroughbred Core (umfasst Mobile Athlon 4, Mobile Athlon XP, Athlon MP und Athlon XP), FSB 100MHz oder 133MHz
• Sockel-A - Alle Sockel-A Prozessoren, egal ob FSB 100MHz oder FSB 133MHz, egal welcher Core.

Intel

• P6-Pro - Pentium Pro (Sockel 8)
• P6-OverD - Pentium Pro OverDrive (Sockel 7)
• P2Kla66 - Pentium II Klamath (Slot 1), FSB 66MHz
• P2Des66 - Pentium II Deschutes (Slot 1), FSB 66MHz. Schließt den P-II Klamath mit ein.
• P2Des100 - Pentium II Deschutes (Slot 1), FSB 66MHz und 100MHz. Schließt den P-II Klamath mit ein.
• P2-Xeon - Pentium II XEON Dixon/Drake (Slot 2), FSB 100MHz
• P3Kat100 - Pentium III Katmai (Slot 1), FSB 100MHz
• P3Kat133 - Pentium III Katmai (Slot 1), FSB 100MHz und 133MHz
• P3Cop100 - Pentium III Coppermine (P-III E) (Slot 1, Sockel 370 FCPGA), FSB 100MHz. Schließt den P-III Katmai FSB 100MHz mit ein.
• P3Cop133 - Pentium III Coppermine (P-III EB) (Slot 1, Sockel 370 FCPGA), FSB 100MHz und 133MHz. Schließt den P-III Katmai FSB 100MHz und 133MHz mit ein.
• P3Tualat - Pentium III Tualatin (Sockel 370 FCPGA2), FSB 133MHz.
• P3-XeTan - Pentium III XEON Tanner (Slot 2), FSB 100MHz
• P3-XC100 - Pentium III XEON Cascades (Slot 2), FSB 100MHz
• P3-XC133 - Pentium III XEON Cascades (Slot 2), FSB 100MHz und 133MHz
• P4-Willa - Pentium 4 Willamette, Sockel 423 und 478, FSB 100MHz ("400MHz QDR")
• P4-North - Pentium 4 Northwood, Sockel 478, FSB 100MHz ("400MHz QDR")
• P4-Nw133 - Pentium 4 Northwood, Sockel 478, FSB 100MHz und FSB 133MHz ("533MHz QDR")
• P4-Mobil - Pentium 4 Mobile (Pentium 4-M), Sockel 479 (1 Pin zusätzlich, FSB 100MHz ("400MHz QDR")
• P4-XeFos - XEON Foster (Sockel 603), FSB 100MHz ("400MHz QDR") und XEON Foster MP (Sockel 603), FSB 100MHz ("400MHz QDR")
• P4-XePre - Pentium 4 XEON Prestonia (Sockel 603), FSB 100MHz ("400MHz QDR")
• CelCov66 - Celeron Covington (Slot 1, Sockel 370 PPGA), FSB 66MHz
• CelMen66 - Cereron Mendocino (Slot 1, Sockel 370 PPGA), FSB 66MHz. Schließt den Celeron Covington mit ein.
• CelCop66 - Celeron Coppermine (Slot 1, Sockel 370 FCPGA), FSB 66MHz
• CelCop100 - Celeron Coppermine (Slot 1, Sockel 370 FCPGA), FSB 66MHz und 100MHz
• CelTua100 - Celeron Tualatin (Sockel 370 FCPGA2), FSB 100MHz. Schließt den Celeron Coppermine mit ein.
• CelPen4 - Celeron Pentium 4 (Sockel 478), FSB 100MHz ("FSB400 QDR")
• P7Merced - Itanium Merced (64Bit) Sockel PAC478
• P7Kinley - Itanium 2 McKinley (64Bit) Sockel PAC611

VIA

• C3-Ezra - VIA C3 Ezra. Beinhaltet den C3 mit Samuel2-Kern.

Anmerkungen in den Tabellen:
(1) Sind höhere AGP-Modes als AGP 1X angegeben, werden auch noch die jeweils langsameren Modes unterstützt. Beispiel: AGP 4X beinhaltet 2X und 1X.
(2) Beim FSB werden häufig Pseudo-FSB angegeben, wie z.B. FSB266 oder FSB400. Dies bestrifft aber nur die effektive Datenübertragung. Physikalisch laufen die Systeme mit der hier angegebenen Frequenz.
(3) Häufig ist es möglich, auch neuere/schnellere CPUs zu verwenden; dabei werden Teilkomponenten jedoch ausserhalb der Spezifikation betrieben, weshalb solche CPUs hier nicht aufgeführt sind.
(4) Asynchroner Betrieb von FSB und Speicher möglich (z.B. Speicher 133MHz, FSB 100MHz).
(5) In der Northbridge integrierte Grafikkarte; deswegen evtl. kein freier AGP-Slot.
(6) Die Tualatin-Prozessoren werden erst mit bestimmten Steppings unterstützt; diese sind aber noch unbekannt.
(7) Evtl. nur via Slotadapter mit eigener Spannungsversorgung
(8) Nur AGP-Karten für 1.5V verwendbar (VORSICHT: Alte AGP-2X Karten mit falscher (fehlender) Kodierung für 3.3V, wie z.B. 3dfx Voodoo-Serie, Matrox G200, die ersten Matrox G400, ATI Rage Fury, viele Karten mit TNT oder TNT2 von nVidia, und Intel i740, können Mainboard und Grafikkarte zerstören!)
(9) Nur die Dual-fähige Variante mit 512KB L2-Cache
(10) AGP ist Optional zu einem PCI-X Hub erhältlich

Acer Labs

Advanced Micro Devices (AMD)

Intel

Micron

nVidia

Server Works

Silicon Integrated Systems Corporation (SiS)

VIA Technologies

  2.2.3 Chipsatz und Cacheable Area

Die Frage nach der Cacheable Area ist ein echter "Running Gag" in den Newsgroups. Deshalb soll auch dieses Thema hier behandelt werden, da die Cacheable Area traditionsgemäß mit dem Chipsatz zusammenhing. Bei neueren Systemen gibt jedoch die CPU die cacheable Area vor, weshalb auch dieser Punkt hier behandelt wird.

Ergänzungen und Berichtigungen sind natürlich hochwillkommen. Das gilt vor allem für die ALi-Chipsätze, zu denen wir kaum Datenblätter haben, so dass wir auf die - leider etwas schwammigen - Informationen aus der c't und den Webseiten des Herstellers angewiesen sind. Sehr viele Infos zum 486er und 586er Prozessor und seinen Chipsätzen bekommt man unter http://users.erols.com/chare. Trotzdem ist die Liste der Chipsätze am Ende dieses Kapitels noch nicht vollständig; wer Informationen zu weiteren Chipsätzen hat, oder weitere Namen kennt, unter denen einer der aufgeführten Chipsätze verkauft wird, den möchten wir an dieser Stelle bitten, uns die entsprechenden Angaben (mit Quelle) zuzuschicken, damit wir sie in diese FAQ aufnehmen können. Das betrifft vor allem die älteren Chipsätze von ALi, VIA und UMC oder Chipsätze für 486er, die in dieser Liste bisher nur spärlich vertreten sind.

Nun, was ist überhaupt ein Cache? Moderne Prozessoren können Daten schneller lesen und verarbeiten als der Hauptspeicher (RAM) sie liefern kann. Der Speicher würde daher als Bremse wirken. Eine Abhilfe gibt es in Form des "Cache". Dieser ist ein kleiner, aber dafür sehr schneller Zwischenspeicher, in den ein Datenwort geschrieben wird, wenn der Prozessor dieses zum ersten Mal liest. Greift die CPU später erneut auf diese Daten zu, dann kann diese Anforderung aus dem Cache bedient werden und der langsame Speicherzugriff wird überflüssig. Da solche wiederholten Zugriffe während der Programmausführung sehr häufig vorkommen, bringt ein Cache trotz seiner verhältnismäßig geringen Größe einen deutlichen Geschwindigkeitszuwachs.

Und was ist jetzt diese "cacheable Area"? Die "cacheable Area" ist der Bereich des Hauptspeichers, der vom Cache abgedeckt, also "gecachet" werden kann. Zugriffe ausserhalb dieses Bereichs können nie vom Cache bedient werden und treffen daher immer den langsameren Hauptspeicher.

Wenn mehr Hauptspeicher vorhanden ist als durch die cacheable Area abgedeckt wird, dann können recht drastische Performanceeinbußen die Folge sein. Hier macht sich vor allem die Art der Speichervergabe durch Windows bemerkbar: Der Speicher wird von "oben" nach "unten" belegt, d.h. der nichtgecachete Teil des Hauptspeichers wird zuerst benutzt.

Wodurch ergibt sich also die cacheable Area? Der Cachecontroller (also der Teil des Chipsatzes, der für die Steuerung des Cache verantwortlich ist) muss wissen, welche Teile des Hauptspeichers sich gerade im Cache befinden. Dazu legt der Cachecontroller einen Teil der Speicheradresse in einem eigens dafür vorgesehenen Speicherbaustein - dem "Tag-RAM" - ab. Die "Breite" dieses Bausteins (in Bit) ist mitentscheidend für die Größe der cacheable Area. Aber auch andere Faktoren können dies beeinflussen.
Möglicherweise z.B. die Größe des Cache selbst. Wenn man den Cache verdoppelt, dann verdoppelt sich normalerweise auch die cacheable Area, aber es gibt eine Reihe von Chipsätzen, bei denen das nicht so ist. Dazu gehören z.B. viele Chipsätze der Firma Intel.

Häufig tauchen im Zusammenhang mit dem Cache die Begriffe "Write-Back" und "Write-Through" auf. Auch diese Mechanismen haben eine Auswirkung auf die cacheable Area. Diese beiden Begriffe beschreiben das Verhalten bei einem Schreibzugriff, denn auch dabei kann es vorkommen, dass die Zieladresse gerade vom Cache erfasst wird. Bei Write-Through werden die Daten nicht nur in den Cache geschrieben, sondern auch gleichzeitig in den Hauptspeicher. Bei Write-Back wird zunächst einmal nur der Cacheinhalt verändert. Damit diese Daten später nicht verloren gehen, wenn dieser Teil des Cache für andere Daten benötigt wird, muss der Cachecontroller sie zu diesem Zeitpunkt zurückschreiben. Dieser Schreibvorgang sollte natürlich nur dann ausgeführt werden, wenn auch tatsächlich Änderungen vorliegen, damit keine Performanceverluste auftreten. Dazu vermerkt der Cachecontroller im sogenannten Dirty-Tag, ob dieser Teil des Cache verändert wurde und deshalb erst zurückgeschrieben werden muss. Einige Chipsätze zweigen das Dirty-Tag vom normalen Tag-RAM (das auch Adress-Tag genannt wird) ab. In diesem Fall halbiert sich die cacheable Area im Write-Back-Betrieb, da das Adress-Tag nun 1 Bit schmaler geworden ist. Wer ein Board mit einem Chipsatz besitzt, der beide Betriebsarten beherrscht, der kann beruhigt zugunsten der cacheable Area auf den Write-Back-Betrieb verzichten, da der Write-Back-Modus bei den modernen CPUs und Chipsätzen die Leistung nur noch minimal steigern kann.

Das ist natürlich alles Theorie. Die meisten interessiert wohl nur, wie groß die cacheable Area bei ihrem speziellen Board ist. Wie kann man das festellen? Dazu gibt es ein kleines Programm namens "ctcm" von der c't-Redaktion. Man erhält es kostenlos auf dem WWW-Server http://www.heise.de/ct des Heise-Verlags. Die aktuelle Version ist 1.7a. Das Programm kann die cacheable Area allerdings höchstens bis zur Größe des installierten Hauptspeichers überprüfen.

Wer nun seinen Hauptspeicher erweitern möchte, der kommt mit "ctcm" somit nicht weiter. Wenn die cacheable Area auch nicht dadurch überprüft werden kann, indem man sich für den Test mit ctcm ausreichend viel Speicher ausleiht, etwa von netten Bekannten, dann hilft nur ein Blick auf das Board weiter. Eine Liste der Chipsätze und ihrer cacheable Area befindet sich am Ende dieses Kapitels.

Häufig taucht die folgende Frage auf: "Die cacheable Area meines Boards ist nur 64MB groß. Kann ich trotzdem mehr Speicher einbauen?" Die Antwort heisst: Ja. Aber man muss, wie schon gesagt, mit Performanceverlusten rechnen. Mehr Hauptspeicher wäre nur dann sinnvoll, wenn dadurch verhindert wird, dass der Rechner ständig "swappt", wie es z.B. bei der Bearbeitung sehr großer Bilder mit dem Photoshop geschehen kann - selbst ungecachetes RAM ist um ein vielfaches schneller als eine Festplatte! Es sollte aber klar sein, dass das nur eine Notlösung darstellt.

Manchmal ist die cacheable Area irgendwie erweiterbar. Beim HX-Chipsatz von Intel ist das möglich. Dieser Chipsatz unterstützt Tag-RAMs mit einer Breite bis zu 11 Bit. Bei vielen Boards hat der Hersteller einen Steckplatz für ein zweites Tag-RAM vorgesehen. Zusammen mit dem bereits auf dem Board aufgelöteten Baustein (8 Bit) stehen dem Chipsatz die erforderlichen Bits zur Verfügung, und die cacheable Area vergrößert sich von 64 MB auf 512 MB. Nachdem das Tag-RAM eingesetzt wurde, muss meist noch ein Jumper umgesetzt und/oder eine BIOS-Einstellung geändert werden. Näheres dazu steht im Boardhandbuch.

Das Tag-RAM ist frei erhältlich. Dieser Baustein ist ein gewöhnliches 5V SRAM 32K*8 mit einer Zugriffszeit von 15 ns (z.B. UM61256AK-15), das man für knapp fünf Mark im Elektronikladen bekommen kann. Da ein 15ns-SRAM die Anforderungen nur so gerade erfüllt, ist es sinnvoll, gleich die schnellere 12ns-Ausführung zu verwenden, die kaum teurer ist.
UMC scheint vor einiger Zeit jedoch die Fertigung von 32K*8 5V-SRAMs im DIP-Gehäuse eingestellt zu haben, so dass das in der oben genannte IC nur noch in Restbeständen im Handel ist. Eine mögliche Alternative wäre das W24257AK-12 von Winbond, das z.B. bei Segor in Berlin (http://www.segor.de) noch ab Lager lieferbar ist.

Eine kleine Besonderheit stellt das Gigabyte 586HX (Rev. 1.56) Mainboard dar; nachdem ich man Tag-RAM eingesetzt hat, läuft der Rechner häufig nur noch sehr instabil. Man muss auf die Erweiterung aber trotzdem nicht verzichten. Auf dem Board fehlt einfach ein Widerstand, der bestückt werden muss. Neben dem Tag-Sockel befinden sich zwei mit "R2" bezeichnete Lötpads. Wenn man dort einen 10 KOhm-Widerstand einlötet, ist das Problem behoben (Tip aus c't 15/98).

Bei Prozessoren ab dem Pentium Pro ist der L2-Cache im Prozessorgehäuse bzw. auf dem Prozessormodul untergebracht (Ausnahme: Celeron "Covington"), so dass der verwendete Chipsatz keinen Einfluss mehr hat. In Kapitel 3.3.3 gibt es eine Übersicht, welcher Prozessor wieviel Speicher cachen kann.

 2.2.3.1 Cacheable Area: Tabelle der Chipsätze

Erläuterung der einzelnen Felder:
Nr.: Aufgedruckte Typnummer, falls "Bezeichnung" nicht auf dem Chip zu finden ist. Normalerweise ist hier nur ein Baustein genannt. Weitere Bausteine (Data Path Units, PCI-to-ISA-Bridges, etc.) werden nicht erwähnt.

RAM: Vom Chipsatz maximal adressierbarer Hauptspeicher. Dies stellt das Maximum der Chipsatzhardware dar - einige Boards können u.U. nicht mit einem Hauptspeicher dieser Größe bestückt werden.
Möglicherweise sind auch keine Speichermodule der nötigen Größe verfügbar, so dass die Anzahl der vom Chipsatz verwalteten RAM-Bänke den Maximalausbau bestimmt.

Cache: Maximale Cachegrösse

Area: Größe der cacheable Area. Mögliche Varianten dieser Angabe sind:

• x MB - Grundgröße der c.A.
• # - Angabe gilt für eine Cachegröße von 256K. Bei einer Verdoppelung der Cachegröße verdoppelt sich auch die c.A.
• * - Angabe gilt für "Write Back" Betrieb. Bei "Write Through" zu verdoppeln
• @ - Chipsatz unterstützt ein zusätzliches 1 Bit breites SRAM für das Dirty-Tag. In dieser Betriebsart den Wert verdoppeln, sonst wie "*" behandeln
• x/y MB - Zweite Angabe gilt, wenn mehr als 8 Bit Tag vorhanden sind, z.B. durch einen 10 Bit breiten Tag-Baustein oder durch 2x8 Bit
  
  

Wenn keine der Varianten, #, * oder @ angegeben ist, dann ist die Größe der cacheable Area unabhängig von der Cachegröße und -betriebsart!

Acer Labs (ALi)

Intel

OPTi

Silicon Integrated Systems Corporation (SiS)

VIA Technologies

UMC

Bemerkungen:

1. Auch unter den Namen "TX Pro" und "TX Two"
2. Entspricht Aladdin IV, jedoch mit anderer PCI-to-ISA-Bridge
3. Werte gelten für Betrieb mit externem Adress-Tag. Bei 1 MB Cache wird jedoch 1 Bit des Tag als Valid-Bit benötigt, so dass beim Schritt 512 KB -> 1MB keine Verdoppelung der c.A. mehr auftritt.
4. P5-Chipsatz (60/66 MHz)
5. Auch unter dem Namen "TX AGP Pro"
6. Auch unter den Namen "Super TX" und "TX Pro-II"
7. Auch unter den Namen "VX Pro" und "Eteq EQ82C6618"
8. Auch unter dem Namen "AMD 640"
9. Notebook-Chipsatz
10. Maximale cacheable Area: 160 MB, Angaben stammen aus einem Mainboard-Handbuch; die Grenzen des Chipsatzes könnten höher liegen
11. Auch unter dem Namen "Eteq EQ82C6628"
12. Auch unter den Namen "PC100 AGP Pro" und "Eteq EQ82C6638"
13. Entspricht MVP3, jedoch mit integriertem 2D/3D Grafikchip und (in zugehöriger South-Bridge 82C686) Soundchip
14. Vorläufige Angabe, da noch kein vollständiges Datenblatt vorhanden
15. 486-Chipsatz
16. Chipsatz unterstützt P5 und P54C
17. Bei Verwendung des internen Dirty-Tags
18. Betriebsart "@" nicht bei 10-Bit-Tag
19. Ab Revision G ist das interne Tag-RAM des Chipsatzes funktionsfähig. In diesem Fall gilt für die c.A. der Wert "# 256". Bei einem Cache von 1 MB wird zusätzlich ein externes Adress-Tag benötigt. Die c.A. beträgt dann 4 GB.
20. Integrierte 2D/3D-Grafik

  2.3 Bekannte Bugs bei Chipsätzen

Nicht nur CPUs können Fehler haben, auch Chipsätze sind hin und wieder von konstruktionsbedingten Fehlern betroffen. Die populärsten Fehler sollen hier deshalb angesprochen und erläutert werden.

  2.3.1 Intel i810 (ohne 'E') und Pentium-III mit SIMD

Der i810 (Codename: Whitney) war einer der ersten Chipsätze für den Pentium-III mit SIMD-Befehlen (aka ISSE). Aufgrund eines Konstruktionsfehlers des Chipsatzes werden die SIMD-Befehle aber deaktiviert. Dies wurde mit dem i810E behoben.

  2.3.2 Intel i820 mit MTH (i82820 + i82805AA) und PC133

Als Intel einsah, dass sich die Chipsätze der i8xx-Serie aufgrund des hohen Preises von Rambus-DRAM (PC800, RIMM) nicht sonderlich verkauften, wurde ein Hub entwickelt, der den Einbau von günstigem SDRAM möglich machen sollte. Leider machte grade diese Kombination von i820-Chipsatz (Codename: Camino) und MTH (Memory Translation Hub) große Probleme. Eine Vielzahl der Mainboards hatte mit einfrierenden Systemen zu kämpfen, so dass diese Kombination aus Chipsatz und MTH komplett vom Markt genommen wurde - der geplante i840 (Carmel) mit MTH erschien erst gar nicht in dieser Version sondern nur mit RDRAM. Die Ursache liegt angeblich in einem zu hohen Rauschpegel durch zu wenig Masseleitungen auf dem Speicherbus, was sich vor allem beim Einbau mehrerer SDRAM-Module bemerkbar macht.
Ein Workaround für dieses Problem ist nicht bekannt. Intel bot damals kulanterweise an, die betroffenen Boards kostenlos gegen i820-Boards und 128MB RDRAM auszutauschen.
Informationen zum Bug von Intel gibt es der Seite http://support.intel.com/support/mth.

  2.3.3 Intel i820 und 3 Rambus-Sockel

Um den i820 mit ausreichend Speicher ausstatten zu können, hat Intel bei diesem Chipsatz 3 Sockel für Rambus-DRAM vorgesehen. Leider hat sich gezeigt, dass das Speicherinterface zu empfindlich für 3 Sockel ist. Nach bekanntwerden dieses Bugs hat Intel die Spezifikation der i820-Systeme verändert, so dass nur noch 2 RDRAM-Sockel im i820 vorgesehen sind. Wer eins der ersten i820-Systeme ergattert haben sollte, muss auf den drittel RDRAM-Sockel verzichten, da ein Workaround nicht bekannt ist. Informationen gibt es z.B in der c't 14/00 Seite 108ff und auch auf vielen Webseiten.

  2.3.4 Intel i840 mit MRH-S und ECC-SDRAM

Da der i840 (Carmel) eigentlich für Server gedacht war, musste auch ein Speicherkontroller her, der die ECC-Fehlerkorrektur beherrscht. Der integrierte Rambus-Controller konnte dies zwar, jedoch war RDRAM zur Produkteinführung extrem teuer (etwa 3000DM für 128MB PC800!), kaum in großen Modulen zu bekommen (maximal 256MB-Module) und ECC-RDRAM war auf den Markt schon gar nicht zu sehen. Da es für Server-Betreiber aber nie genug Speicher geben kann, musste auch hier ein Hub her (MRH-S), damit ECC-SDRAM eingebaut werden konnte. Leider funktionierte auch dieser Hub nicht, so dass Intel nur empfehlen konnte, das Board nicht mit ECC-SDRAM zu betreiben. Informationen zum Bug gibt´s u.a. hier:

• c't 14/00 Seite 108ff.
• http://www.tomshardware.de/cpu/00q1/000323/giga-01.html
• http://www.heise.de/newsticker/data/gs-18.02.00-000
• http://support.intel.com/support/mth

  2.3.5 Intel i850 / i850E / i860 und PCI-Datenrate

Intel's Pentium 4 Chipsätze i850 und i850E (für den P4 "Willamette" und "Northwood") sowie i860 (für den P4 Xeon "Foster", "Foster MP" und "Prestonia") haben einen Bug im PCI-Bus. Die Datenrate kommt beim Burst nicht wie bei PCI möglich auf annähernd 133MB/s, sondern lediglich auf 80-90MB/s. Nachlesen kann man dazu unter http://www.geek.com/news/geeknews/2002jan/bch20020118009852.htm. Eine Abhilfe scheint nicht möglich, Intel gibt diesen Missstand in den "Specification Updates" zum i850, i850E und i860 an:
http://developer.intel.com/design/chipsets/850 bzw.
http://developer.intel.com/design/chipsets/860.

  2.3.6 VIA KT133A "Northbridge Bug"

Ein geringer Teil der VIA KT133A-Chipsätze für den AMD Athlon hat einen Fehler in der Northbridge VT8363A. Die Chipmasken mit den Nummern 1EA0 und 1EA4 (Stepping A0) zeigen eine deutliche Neigung zu Kalt- und Warmstartproblemen, der Bildschirm bleibt dabei einfach schwarz. Dies tritt vor allem auf, wenn eine Athlon-C CPU mit 133MHz FSB verwendet wird. Einzige bis jetzt bekannte Abhilfe schafft das Starten des Rechners mit 100MHz FSB (also ein Untertakten der CPU) oder das Erhöhen der I/O-Voltage von 3.3V auf 3.45V. In der offiziellen Stellungnahme von VIA wird das Problem auf Qualitätsprobleme bei der Herstellung einiger Chipserien zurückgeführt. Ein Umtausch betroffener Boards innerhalb der Garantiezeit sollte somit kein Problem sein. Endeckt wurde das Problem von den Betreibern der Seite "Au-Ja". Das Problem findet man dort auf der Seite http://www3.au-ja.de/review-kt133a-1.html nochmals beschrieben. In der c't 13/01 Seite 31 findet sich ebenfalls ein Kommentar.

  2.3.7 VIA KT133(A) "Southbridge Bug" / "686B-Bug"

Auch der Bug in der Southbridge VT82C686B ("686B") des KT133(A) wurde von "Au-Ja" entdeckt (http://www.au-ja.de). Bei diesem Bug können Datenverluste auftreten. Entgegen vielen Gerüchten und ursprünglichen Meldungen ist der Bug bis jetzt lediglich in folgender Konstellation reproduzierbar nachgewiesen und auch nur so von VIA bestätigt:

• KT133/KT133A-Chipsatz mit Southbridge VT82C686B (der KT133 wurde aber sehr selten mit der 686B verbaut)
• Verwendung des zweiten IDE-Ports im UDMA-Mode
• Verwendung einer Creative Labs Soundblaster Live! (aber nicht 5.1) oder Audigy Soundkarte (auch Karten mit Envy24 Chip stehen unter Verdacht).

Sind diese Komponenten vorhanden, treten mit hoher Wahrscheinlichkeit Datenverluste beim Kopieren von Daten auf.

Behoben wurde der Bug durch ein kombiniertes Vorgehen: sowohl ein BIOS-Update als auch das Aufspielen der neuen Chipsatztreiber (4-in-1 Version 4.31 und neuer bei Windows OS) bzw. eines neuen Kernel-Patches ("AC5" für Linux-Kernel 2.4.6) ist nötig.
Eigentliche Ursache des Problems ist nach Meinung von VIA eine Lückenhaftigkeit der PCI-Spezifikationen. Offensichtlich ensteht durch PCI-Busmastergeräte, die den Bus zu lange beanspruchen, ein PCI-Bus-Arbitrierungsproblem und in der Konsequenz ein Pufferüberlauf. Durch den Patch werden die Prioritäten der Busmaster-Zugriffe in der Northbridge(!) verändert, so dass der Prozessor (ebenso ein PCI-Gerät) öfter Zugriff auf den Bus hat. Das kann jedoch dazu führen, dass PCI-Busmaster-Geräte in ihrer Arbeit unterbrochen werden. Soundknackser oder die Störung der Videowiedergabe kann die Folge sein, was aber zugegebenermassen auch bei intakten Chipsätzen mit "amoklaufenden" PCI-Karten passieren kann. Weder im c't Labor noch in vielen eigenen Test sind nach dem Auspielen der Patches noch Probleme und Datenverluste aufgetreten (Vergleiche dazu auch die c't 17/01 auf Seite 20). Evtl. kann der 686B-Bug auch mit dem Arbitrierungsproblem, welches in 2.3.8 beschrieben ist, erklärt werden.

Trotzdem berichten viele User weiterhin von Problemen und Datenverlusten, jedoch nicht im Zusammenspiel mit dem Chipsatz KT133A, dafür aber mit Systemen des AMD760 und Apollo Pro 133A/DP und in Kombination mit der Southbridge 686B, auf die auch diese Probleme dann geschoben werden. Häufig treten die Probleme sogar dann auf, wenn die 686B gar nicht der Auslöser sein kann, wie z.B. in reinen SCSI-Systemen.
Die Ursachen dafür können durchaus vielfältig sein: die c't konnte in einigen Fällen die Datenverluste eindeutig auf defekte AGP-Karten oder mangelhaften Hauptspeicher zurückführen. Weitere beliebte Übeltäter sind defekte IDE-Kabel, der Prozessorkühler, das Netzteil und natürlich auch grundsätzliche Kompatibilitätsprobleme zu anderen PCI-Karten (TV, ISDN, SCSI, Netzwerk etc.), wobei hier besonders die Soundkarten der Baureihe Soundblaster Live! von Creative Labs als Beispiele genannt seien. Wer nur Soundknackser sein eigen nennt, sollte mal einen Blick auch http://alive.singnet.com.sg/tech/click.htm werfen.

Es bleibt damit weiterhin Spekulation, ob der Bug auch auf anderen Systemen bzw. mit anderen Produkten auftreten kann. Auf jeden Fall sollte man (auch nach Meinung der c't) Datenverfälschungen nicht einfach auf den Chipsatz schieben.

Quellen zum Bug findet man z.B.

• http://www3.au-ja.de/review-kt133a-1.html
• http://www.viaarena.com/?PageID=3&faq=1&Search=686B
• http://www.viahardware.com/686b_1.shtm
• http://www.viahardware.com/686bfaq.shtm
• http://alive.singnet.com.sg/tech/via.htm
• c't 17/01 Seite 20
• c't 13/01 Seite 31
• c't 10/01 Seite 18
• auf vielen weiteren Webseiten.
  
  

  2.3.8 VIA-Chipsätze und PCI-Performance

VIAs Chipsätze, angefangen vom MVP3 bis hin zum KT266A, scheinen generell ein Übertragungsproblem auf dem PCI-Bus zu haben, wenn es zu Bursts kommt. Diese werden frühzeitig abgeschnitten, so dass der PCI-Bus nicht wie erwartet an eine Übertragungsrate von 133MB/s herankommt, sondern lediglich 75-90MB/s liefert - ähnlich wie Intels i850 und i860 auch. Aufgetreten und Nachgewiesen wurde dieses Problem jedoch erst mit Festplatten-Controllern, und zwar IDE-Controller von Promise (Ultra 133TX2) und Highpoint (RocketRAID 133), sowie einem U160-SCSI RAID-Controller von Adaptec (RAID 2100S). Nachlesen kann man das z.B. unter http://www.tecchannel.de/hardware/817/index.html und http://www.geek.com/news/geeknews/2001dec/bch20011226009474.htm.

VIA hat mitlerweile reagiert und einen Patch bereitgestellt:
http://downloads.viaarena.com/drivers/others/prpp1.01.zip. Dieser ersetzt den PCI-Bus Patch, der bereits in den 4-in-1 Treiber enthalten ist.
Leider hat der Patch laut TecChannel nur signifikante Effekte auf die Promise-Karten; die Übertragungsschwierigkeiten mit Highpoint- oder Adaptec-Controllern bestehen also noch weiterhin.

Im Juni 2002 gab VIAs Leiter des Chipsatz-Marketing bekannt, wo genauer das Problem zu suchen sei. Alle VIA-Southbridges bis zum Baustein 8233A nutzen ein "spezielles" Verfahren zur Arbitrierung des PCI-Busses. Wenn zwei Busmaster-Geräte den PCI-Bus zur gleichen Zeit nutzen wollen, zählt ein Timer in der Southbridge eine bestimmte Anzahl von Takten runter, bis das nächste Gerät den Transfer beginnen darf. Somit wollte man sich wohl eine aufwändigere Arbitrierung ersparen. Laut VIA soll das Problem mit der Southbridge 8235 gelöst sein, die in alle neuen Chipsätze ab Juni 2002 verbaut werden soll. Ob die Probleme auch direkter Auslöser für den "686B-Bug" sind, ist noch nicht bekannt. Ein mittelbarer Zusammenhang wird aber vermutet. Mehr zum Thema lässt sich nachlesen unter http://www.tecchannel.de/news/20020610/thema20020610-7777.html und http://www.hardtecs4u.com/?id=1023813977,48683,ht4u.php.